いまどきのデジタル回路設計では、目的とするハードウェアの動作をハードウェア記述言語 (Hardware Description Language, HDL) で表現します。 HDL の特徴は、大規模並列計算のサポートや、組み込みの決定性、ビットレベルの型表現といった、ハードウェアに紐付いた機能です。HDLの世界では、 Verilog と VHDL が最も広く使われています。

MyHDL は、Pythonを HDLに変換するための Python ライブラリです。MyHDLには、ハードウェア設計の分野にPythonのエコシステムを開放するという素晴らしい長所があります。 MyHDLのユーザは、Pythonの手軽さ、表現力、拡張性に富んだライブラリの恩恵をダイレクトに受けられます。その上、 MyHDL によって、アジャイルといういまどきの開発テクニックをハードウェア設計の世界に持ち込めるのです。

この講演では、MyHDLライブラリのしくみについて紹介します。発表の中では、ジェネレータやデコレータを使った並列性のモデリングや、型システムといった話題にふれます。そして、MyHDLにまつわる工業製品プロジェクトについて簡単に紹介し、MyHDLの実践的な恩恵について解説します。